了解前端
這裏的了解前端是指熟悉Verilog硬件描述語言(不需要自己寫編碼)。當然，如果妳寫過RTL代碼，很多大牛之前在實際工作中做過前端設計。當妳得到壹個設計好的RTL，妳需要了解設計中包含了哪些功能子模塊，了解設計中的時鐘電路結構，以便後面寫約束約束。是的，妳完全正確，那就是妳需要能夠自己編寫綁定文檔。
熟悉合成
當RTL準備好了，它可以用於邏輯綜合。這裏說的合成不是簡單的運行流程。
首先需要和前端工程師溝通，了解設計架構，時鐘電路結構，時鐘之間的同步異步關系，芯片應用場景等等。
第二，根據設計需求，開始寫設計約束文檔SDC，請前端設計工程師審核(這個過程需要和前端設計工程師不斷溝通，尤其是第壹次做新設計的時候)。
第三，制定掃描鏈插入方法，分配掃描鏈數量，保證測試覆蓋，生成掃描測試圖。
第四，在DC/DCT中進行PPA優化(性能、功耗、面積)。